Date:
7/21/2010
先柵極還是後柵極 業界爭論高K技術
隨著電晶體尺寸的不斷縮小，HKMG(high-k絕緣層+金屬柵極)技術幾乎已經成為45nm以
下級別制程的必備技術.不過在製作HKMG結構電晶體的 工藝方面，業內卻存在兩大各自
固執己見的不同陣營，分別是以IBM為代表的Gate-first（先柵極）工藝流派和以Intel
為代表的Gate-last（後柵極）工藝流派，儘管兩大陣營均自稱只有自己的工藝才是最
適合製作HKMG電晶體的技術，但一般來說使用Gate-first工藝實現HKMG結構的難點在於
如何控制 PMOS管的Vt電壓(門限電壓);而Gate-last工藝的難點則在於工藝較複雜，晶
片的管芯密度同等條件下要比Gate-first工藝低，需要設 計方積極配合修改電路設計
才可以達到與Gate-first工藝相同的管芯密度級別。
Gate-last陣營：目前已經表態支持Gate-last工藝的除了Intel公司之外(從45nm制程開
始，Intel便一直在製作HKMG電晶體時使用Gate-last工藝)，主要還有晶片代工業的最
大巨頭台積電，後者是最近才決定在今年推出的28nm HKMG制程產品中啟用Gate-last工
藝。
http://www.semi.org.cn/admin/img/news/10072004.jpg
Gate-first陣營：Gate-first工藝方面，支持者主要是以IBM為首的晶片製造技術聯盟
Fishkill Alliance的所屬成員，包括IBM，英飛淩，NEC，GlobalFoundries, 三星,意
法半導體以及東芝等公司，儘管該聯盟目前還沒有正式推出基於HKMG技術的晶片產品，
但這些公司計畫至少在32/28nm HKMG級別制程中會繼續使用Gate-first工藝，不過最近
有消息傳來稱聯盟中的成員三星則已經在秘密研製Gate-last工藝(有關內容詳見這個連
結)。另外，臺灣聯電公司的HKMG工藝方案則較為特殊，在製作NMOS管的HKMG結構時，
他們使用Gate-first工藝，而製作PMOS管時，他們則會使用Gate-last工藝。
不管使用Gate-first和Gate-last哪一種工藝，製造出的high-k絕緣層對提升電晶體的
性能均有重大的意義。high-k技術不僅能夠大幅減小柵極的漏電量，而且由於high-k絕
緣層的等效氧化物厚度(EOT:equivalent oxide thickness)較薄，因此還能有效降低柵
極電容。這樣電晶體的關鍵尺寸便能得到進一步的縮小，而管子的驅動能力也能得到有
效的改善。
不過，採用Gate-first工藝製作HKMG結構時卻有一些難題需要解決。一些專家認為，如
果採用Gate-first工藝製作HKMG,那麼由於用來製作high-k絕緣層和製作金屬柵極的材
料必須經受漏源極退火工步的高溫，因此會導致PMOS管Vt門限電壓的上升，這樣便影響
了管子的性能。而持不同觀點的專家，包括GlobalFoundries公司的技術總監John
Pellerin等人則強調Gate-first工藝不需要電路設計方在電路設計上做太多更改，而且
性能上也完全能夠滿足32/28nm節點制程的要求。
Pellerin 強調：“我們肯定會在28nm節點制程上使用Gate-first工藝。其原因是我們
的客戶希望在轉換到HKMG結構時能夠儘量避免過多的設計變更。”
台積電的技術高管蔣尚義則表示，類似的難題業界在20年前便曾經經歷過：“當時業界
同樣曾經發現N+摻雜的PMOS柵極材料會造成Vt電壓較高，這樣業內一些公司便開始向溝
道中摻雜雜質以壓低Vt，結果卻帶來了很多副作用，比如造成短通道效應更為明顯等
等。”而目前使用Gate-first工藝製作HKMG電晶體的方案的情況則與此非常類似，儘管
人們可以採用加入上覆層等方式來改善Gate-first工藝容易造成Vt過高的問題，但是加
入上覆層的工藝卻非常複雜和難於掌握。因此台積電乾脆選擇轉向Gate-last工藝，不
過Gate-last工藝實施時如果想保持與Gate-first工藝產品的管芯密度近似，需要設計
方對電路Layout進行重新設計。
Gartner公司的半導體產業分析師Dean Freeman表示：“台積電轉向Gate-last，說明這
種工藝在性能方面還是存在一定的優越性的。雖然Gate-first工藝製成的產品在管芯密
度方面 較有優勢，但繼續應用這種工藝一定存在一些台積電無法克服的難題。”
IMEC負責high-k技術研發的主管Thomas Hoffmann曾經在IEDM2009大會上指出了
Gate-first工藝在性能方面存在的不足，不過在會後的一次訪談中，他表示儘管Gate-
first存在一些性能方面的缺點，但是對一部分對性能並不十分敏感的第功耗器件還是
能夠滿足要求的。
他表示：“對瑞薩等開發低功耗器件的公司而言，也許Gate-first工藝是目前較好的選
擇。這類器件一般對Vt值和管子的性能並沒有太高的要求。不過當產品的制程節點發展
到28nm以上級別時，這些公司便需要轉向Gate-last。”
不過”對以追求性能為主的廠商而言，Gate-last則是必然之選。IBM的產品顯然屬於這
種類型，所以我認為如果他們不使用Gate-last的話，就必須在如何降低Vt的問題上想
出好辦法。當然這種方案的複雜性會更大，而且還有可能會影響到產品的良率。而最終
他們也有可能會倒向Gate-last工藝，這就是IBM Fishkill生產技術聯盟中的夥伴感到
擔心的地方。“
http://www.semi.org.cn/admin/img/news/10072005.jpg
據Hoffmann介紹，儘管在Gate-last工藝中，製造商在蝕刻和化學拋光(CMP)工步會遇到
一些難題，但是Gate-first工藝也並非省油的燈。如前所述，目前Gate-first工藝雖然
不好控制Vt，但也不是完全沒有辦法，其主要的手段是通過設置 一定厚度的high-k絕
緣體上覆層(cap layer)來實現，這種方案需要在high-k層的上下位置沉積氧化物薄
層。比如在NMOS管中，便需要在high-k層的上部沉積一層厚度小於1nm的 La2O3薄層，
以達到調整Vt電壓的目的;而在PMOS管中，則需要通過蝕刻工步將這一層薄層去掉，換
成 Al2O3材質的薄層，這樣便需要複雜的工藝來控制如何在PMOS管中將這一薄層去掉而
不影響到NMOS的上覆層。PMOS器件上Al2O3蓋帽層被用來控制Vt（圖1）。
他表示：”NMOS管的上覆層需要採用La2O3材料製作，而PMOS管則需要用Al2O3來製作上
覆層，這樣就需要在NMOS管的上覆層上覆蓋一層光阻膠，然後再用顯影+蝕刻方式去掉
沉積在PMOS管中的La2O3，不過處理完成之後要除去覆蓋在厚度小於1nm的La2O3 上覆層
上的光阻膠時，由於上覆層的厚度極薄，因此如果不能小心控制就會對上覆層造成一定
的損壞，這就要求廠商具備非常高超精密的去膠工藝。“
ASM公司的外延產品和ALD(原子層澱積)業務部經理Glen Wilk則表示業內已經就
gate-first與gate-last之間在性能，複雜程度和成本方面的優劣對比爭執了許久，”
不過我認為隨著產品制程尺寸的進一步縮小，gate-last工藝的優越性開始逐步體現，
由於這種工藝的柵極不必經受高溫工步，因此廠商可以更加自由地設置和調配柵電極材
料的功函數值，並很好地控制住管子的Vt電壓。”
Wilk表示，隨著制程尺寸的進一步縮小，採用 gate-first工藝的廠商會發現“PMOS管
的特性越來越難控制，實施Gate-first工藝的難度也悅來越大，因此我認為未來業界對
gate- last工藝的關注程度會越來越廣泛。”Wilk認為，由於gate-last工藝可以很好
地控制柵極材料的功函數，而且還能為PMOS管的溝道提供有利改善溝道載流子流動性的
矽應變力，因此gate-last工藝將非常適合低功耗，高性能產品使用，他表示：“不過
我認為記憶體晶片廠商可能在轉向gate-last工藝時的步伐可能會稍慢一些，他們可能
會在未來一段時間內繼續使用gate- first工藝，不過gate-last工藝顯然有助於提升產
品的性能和降低產品的待機功耗。”
Applied Materials公司的CTO Hans Stork則表示gate-first工藝需要小心對待用來控
制Vt電壓的上覆層的蝕刻工步，而gate-last工藝則需要在金屬澱積和化學拋光工步加
以注意。“長遠地看，我認為Gate-last工藝的前景更好一些。”他表示晶片廠商目前
都非常關注Intel 公司的32nm制程SOC晶片工藝，在這種工藝中，high-k絕緣層的等效
氧化物厚度(EOT)為0.95nm.他說：“Intel將其32nm gate-last制程SOC晶片產品的應用
範圍從高性能應用市場進一步拓展到了低漏電/低電壓應用領域，而手機晶片則正好需
要具備這些特性。”客戶們對 gate-last和gate-first工藝在工函數控制，成本，產
能，良品率等方面的實際對比資料非常關注。以至於已經有部分手機晶片廠商如高通等
已經開始要求代工商能為他們提供“能與Intel的產品性能相近”的產品。
在IEDM2009 會議上，高通公司的高管曾表示他們很支持台積電去年七月份宣佈將啟用
Gate-last工藝的決定。而今年1月份，高通則宣佈已經與 GlobalFoundries公司簽訂了
28nm制程產品的代工協定。這樣，屆時人們便有機會可以實際對比一下分別來自台積電
和 GlobalFoundries兩家公司，分別使用gate-last與gate-first兩種工藝製作出的手
機晶片產品在性能方面究竟有多大的區別。目前，高通公司的40nm制程手機用處理器類
屬與高性能晶片，其運行頻率達到了1GHz，不過其功耗也控制得相當好，在谷歌
Android智慧手機中有使用這種處理器產品。
http://www.semi.org.cn/admin/img/news/10072006.jpg
Intel公司的制程技術高管Mark Bohr則表示Intel公司的Atom SOC晶片還需要一年左右
的時間才會啟用32nm制程工藝（圖2）。當被問及應用gate-last工藝以後為什麼晶片的
核心尺寸會有所增大，是不是由於 gate-last本身的限制，導致更改後的電路設計方案
管芯密度有所下降的問題時，Bohr表示Intel公司45nm gate-last HKMG制程產品上電路
設計方案的變動並不是由於應用了gate-last所導致，而是與當時Intel在45nm制程產品
上還在繼續使用幹式光刻技術有關。他表示“當時之所以會採用那種核心面積較大的設
計規則，其目的並不是為了滿足Gate-last HKMG工藝的要求，而是要滿足使用幹式光刻
技術的要求。”
零介面層
High-k絕緣層的材料選擇方面，包括Intel公司的Bohr在內，大家似乎都同意HfO2將在
未來一段時間內繼續被用作High-K層的材料，業界近期將繼續在改良HfO2材料上做文
章，部分廠商可能還會考慮往HfO2層中添加一些特殊的材料，但他們近期不會把主要的
精力放在開發介電常數更高的材料方面。
另外，有部分廠商的主要精力則會放在如何減小High-k層下面的SiO2介面層(IL)的厚度
方面，其目標是在High-k絕緣層的等效氧化物厚度為10埃時能把這種介面層的厚度降低
到5埃左右。Sematech公司負責High-k項目研究的高管Paul Kirsch表示：“業內現在考
慮較多的主要是如何進一步優化HfO2材料，而不是再花上五年去開發一種新的High-k材
料。從開發時間要求和有效性要求方面考慮，目前最有意義的思路是考慮如何消除SiO2
介面層和改善High-K絕緣層的介電常數值。”
消除SiO2介面層方面，在去年12月份舉辦的IEDM會議上，科學家們發佈了多篇有關如何
消除SiO2介面層的文章(ZIL:zero interface layer)，其中IBM的Fishkill技術聯盟也
公佈了自己的方案，並宣稱這種方案將在自己的gate-first 32/28nm制程中使用。(圖
3)
http://www.semi.org.cn/admin/img/news/10072007.jpg
耶魯大學的T.P. Ma教授表示，ZIL技術雖然非常吸引人，但通常需要使用高溫工步來消
除SiO2介面層，而gate-first工藝製作的柵極則正好能夠承受這種高溫，所以這項技術
對採用gate-first工藝的廠商比較有利。他認為，按照他的理解，ZIL技術的實現需要
使用“高溫化學反應”來有效地去除柵極結構中殘留的SiO2介面層，這樣這項工藝對使
用gate-first工藝的廠家而言實現起來難度更小一些，而使用gate-last工藝的廠商則
會儘量避免使用高溫工步。他還表示，IBM和Sematech公司所制出的ZIL結構已經能夠在
5埃的等效氧化層厚度條件下達到較好的防漏電性能。
不過據Sematech公司的材料與新興科技研發副總裁Raj Jammy表示，儘管Sematech公司
早期的ZIL結構確實是在gatefirst工藝的基礎上製造出來的，但是“要制出ZIL未必需
要依靠高溫處理工步，而主要是要去掉介面層中的氧離子。”他還強調不同的情況需要
採用不同的熱處理方式來進行處理，才能得到較好的管子參數。（圖4）
另外一篇IMEC的研究報告則指出，“我們製作ZIF的方法是需要進行高溫熱處理的，不
過要生成理想的無介面層柵極結構的方法有很多種，因此未必說gatelast工藝就不利於
ZIL的製作。”他還表示應該可以找到一種方案來兼顧ZIL與gatelast工藝的優點。
http://www.semi.org.cn/admin/img/news/10072008.jpg
另外，在被問及對ZIL技術的看法時，Intel高管Bohr回答稱，“在我的印象中這種技術
並不是很有效，這主要是由於ZIL結構對溝道的載流子遷移率有一定的不良影響，而如
果我們能夠很好地控制介面層的材料和厚度，管子的性能一樣也可以達到要求”，他還
表示“相比之下，我認為我們應該努力去改善High-K絕緣層的材料，並想辦法減小金屬
電極的電容.”
Gartner 市調公司的Freeman則表示，從28nm制程節點開始，台積電公司與
GlobalFoundries之間的HKMG產品由於所用的工藝不同，因此將存在比較明顯的區別。
按照這樣的差別趨勢發展下去，一種最終的可能就是IBM和GlobalFoundries會在22nm制
程節點馬上轉向gate- last工藝，而另外一種可能就是由於gatefirst在ZIL方面的優勢
被實際的應用證明，而將慢慢處於領先的位置。Freeman還表示：“在 16nm制程節點，
如何控制好管子的介面層，將是至關重要的。”